Instructions
Objective
Write a program to design a circuit in LogSim for a 4 bit parity circuit and a vending machine LogSim.
Requirements and Specifications
Source Code
FOUR BIT PARITY
<?xml version="1.0" encoding="UTF-8" standalone="no"?>
<project source="3.3.1" version="1.0">
This file is intended to be loaded by Logisim-evolution (https://github.com/reds-heig/logisim-evolution).
<lib desc="#Wiring" name="0">
<tool name="Splitter">
<a name="appear" val="center"/>
<a name="facing" val="west"/>
<a name="fanout" val="4"/>
<a name="incoming" val="4"/>
</tool>
<tool name="Pin">
<a name="appearance" val="NewPins"/>
</tool>
<tool name="Probe">
<a name="appearance" val="NewPins"/>
</tool>
<tool name="Tunnel">
<a name="width" val="4"/>
</tool>
<tool name="Clock">
<a name="facing" val="north"/>
</tool>
<tool name="Constant">
<a name="value" val="0x3"/>
<a name="width" val="3"/>
</tool>
</lib>
<lib desc="#Gates" name="1">
<tool name="PLA">
<a name="table" val=""/>
</tool>
</lib>
<lib desc="#Plexers" name="2">
<tool name="Multiplexer">
<a name="enable" val="false"/>
</tool>
<tool name="Demultiplexer">
<a name="enable" val="false"/>
</tool>
</lib>
<lib desc="#Arithmetic" name="3"/>
<lib desc="#Memory" name="4">
<tool name="D Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="T Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="J-K Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="S-R Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="Register">
<a name="appearance" val="logisim_evolution"/>
<a name="width" val="4"/>
</tool>
<tool name="Counter">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="Shift Register">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="Random">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="RAM">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="ROM">
<a name="appearance" val="logisim_evolution"/>
<a name="contents">addr/data: 8 8
0
</a>
</tool>
</lib>
<lib desc="#I/O" name="5"/>
<lib desc="#TTL" name="6"/>
<lib desc="#TCL" name="7">
<tool name="TclGeneric">
<a name="content">library ieee;
use ieee.std_logic_1164.all;
entity TCL_Generic is
port(
--Insert input ports below
horloge_i : in std_logic; -- input bit example
val_i : in std_logic_vector(3 downto 0); -- input vector example
--Insert output ports below
max_o : out std_logic; -- output bit example
cpt_o : out std_logic_Vector(3 downto 0) -- output vector example
);
end TCL_Generic;
</a>
</tool>
</lib>
<lib desc="#Base" name="8">
<tool name="Text Tool">
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="text" val=""/>
<a name="valign" val="base"/>
</tool>
</lib>
<lib desc="#BFH-Praktika" name="9"/>
<lib desc="#Input/Output-Extra" name="10"/>
<lib desc="#Soc" name="11">
<tool name="Rv32im">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="Nios2">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocBus">
<a name="SocBusIdentifier" val="0x00000175848DC786d6e64a7"/>
</tool>
<tool name="Socmem">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocPio">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocVga">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocJtagUart">
<a name="SocBusSelection" val=""/>
</tool>
</lib>
<main name="implementation"/>
<options>
<a name="gateUndefined" val="ignore"/>
<a name="simlimit" val="1000"/>
<a name="simrand" val="0"/>
</options>
<mappings>
<tool lib="8" map="Button2" name="Menu Tool"/>
<tool lib="8" map="Button3" name="Menu Tool"/>
<tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
</mappings>
<toolbar>
<tool lib="8" name="Poke Tool"/>
<tool lib="8" name="Edit Tool"/>
<tool lib="8" name="Wiring Tool"/>
<tool lib="8" name="Text Tool">
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="text" val=""/>
<a name="valign" val="base"/>
</tool>
<sep/>
<tool lib="0" name="Pin">
<a name="appearance" val="NewPins"/>
</tool>
<tool lib="0" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
<a name="output" val="true"/>
</tool>
<sep/>
<tool lib="1" name="NOT Gate"/>
<tool lib="1" name="AND Gate"/>
<tool lib="1" name="OR Gate"/>
<tool lib="1" name="XOR Gate"/>
<tool lib="1" name="NAND Gate"/>
<tool lib="1" name="NOR Gate"/>
<sep/>
<tool lib="4" name="D Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool lib="4" name="Register">
<a name="appearance" val="logisim_evolution"/>
</tool>
</toolbar>
<circuit name="implementation">
<a name="appearance" val="logisim_evolution"/>
<a name="circuit" val="implementation"/>
<a name="circuitnamedboxfixedsize" val="true"/>
<a name="circuitvhdlpath" val=""/>
<a name="clabel" val=""/>
<a name="clabelfont" val="SansSerif bold 16"/>
<a name="clabelup" val="east"/>
<comp lib="0" loc="(100,420)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="Clk"/>
</comp>
<comp lib="0" loc="(110,320)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="InputBit"/>
</comp>
<comp lib="0" loc="(110,380)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="Enable"/>
</comp>
<comp lib="0" loc="(130,130)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="label" val="ClkIn"/>
</comp>
<comp lib="0" loc="(130,50)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="label" val="EnableIn"/>
</comp>
<comp lib="0" loc="(130,80)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="label" val="InputBitIn"/>
</comp>
<comp lib="0" loc="(160,130)" name="Tunnel">
<a name="label" val="Clk"/>
</comp>
<comp lib="0" loc="(160,50)" name="Tunnel">
<a name="label" val="Enable"/>
</comp>
<comp lib="0" loc="(160,80)" name="Tunnel">
<a name="label" val="InputBit"/>
</comp>
<comp lib="0" loc="(740,190)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
<a name="label" val="IsEvenOut"/>
<a name="output" val="true"/>
</comp>
<comp lib="1" loc="(210,420)" name="AND Gate">
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(210,460)" name="AND Gate">
<a name="inputs" val="3"/>
<a name="negate0" val="true"/>
<a name="negate1" val="true"/>
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(210,500)" name="AND Gate">
<a name="inputs" val="3"/>
<a name="negate1" val="true"/>
<a name="negate2" val="true"/>
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(210,540)" name="AND Gate">
<a name="inputs" val="3"/>
<a name="negate0" val="true"/>
<a name="negate2" val="true"/>
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(210,580)" name="AND Gate">
<a name="negate1" val="true"/>
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(210,620)" name="AND Gate">
<a name="inputs" val="3"/>
<a name="negate0" val="true"/>
<a name="negate1" val="true"/>
<a name="negate2" val="true"/>
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(210,660)" name="AND Gate">
<a name="inputs" val="3"/>
<a name="negate1" val="true"/>
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(210,700)" name="AND Gate">
<a name="inputs" val="3"/>
<a name="negate1" val="true"/>
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(220,300)" name="XOR Gate">
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(220,350)" name="XOR Gate">
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(270,310)" name="AND Gate">
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(270,360)" name="AND Gate">
<a name="negate1" val="true"/>
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(300,480)" name="OR Gate">
<a name="inputs" val="4"/>
</comp>
<comp lib="1" loc="(300,600)" name="OR Gate">
<a name="inputs" val="4"/>
</comp>
<comp lib="1" loc="(360,330)" name="OR Gate"/>
<comp lib="1" loc="(600,240)" name="AND Gate">
<a name="inputs" val="3"/>
<a name="size" val="30"/>
</comp>
<comp lib="4" loc="(390,330)" name="Register">
<a name="appearance" val="logisim_evolution"/>
<a name="width" val="1"/>
</comp>
<comp lib="4" loc="(390,450)" name="Register">
<a name="appearance" val="logisim_evolution"/>
<a name="width" val="1"/>
</comp>
<comp lib="4" loc="(390,570)" name="Register">
<a name="appearance" val="logisim_evolution"/>
<a name="width" val="1"/>
</comp>
<wire from="(100,420)" to="(120,420)"/>
<wire from="(110,320)" to="(130,320)"/>
<wire from="(110,380)" to="(370,380)"/>
<wire from="(120,400)" to="(120,420)"/>
<wire from="(120,400)" to="(360,400)"/>
<wire from="(130,130)" to="(160,130)"/>
<wire from="(130,320)" to="(130,370)"/>
<wire from="(130,320)" to="(240,320)"/>
<wire from="(130,370)" to="(130,430)"/>
<wire from="(130,370)" to="(230,370)"/>
<wire from="(130,430)" to="(130,470)"/>
<wire from="(130,430)" to="(180,430)"/>
<wire from="(130,470)" to="(130,510)"/>
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<wire from="(130,50)" to="(160,50)"/>
<wire from="(130,510)" to="(130,550)"/>
<wire from="(130,510)" to="(170,510)"/>
<wire from="(130,550)" to="(130,590)"/>
<wire from="(130,550)" to="(170,550)"/>
<wire from="(130,590)" to="(130,630)"/>
<wire from="(130,590)" to="(170,590)"/>
<wire from="(130,630)" to="(130,670)"/>
<wire from="(130,630)" to="(170,630)"/>
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<wire from="(130,670)" to="(180,670)"/>
<wire from="(130,710)" to="(180,710)"/>
<wire from="(130,80)" to="(160,80)"/>
<wire from="(140,230)" to="(140,310)"/>
<wire from="(140,230)" to="(510,230)"/>
<wire from="(140,310)" to="(140,460)"/>
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<wire from="(140,460)" to="(170,460)"/>
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<wire from="(140,540)" to="(180,540)"/>
<wire from="(140,570)" to="(140,660)"/>
<wire from="(140,570)" to="(180,570)"/>
<wire from="(140,660)" to="(140,700)"/>
<wire from="(140,660)" to="(170,660)"/>
<wire from="(140,700)" to="(170,700)"/>
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<wire from="(150,410)" to="(180,410)"/>
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<wire from="(160,290)" to="(180,290)"/>
<wire from="(160,340)" to="(160,450)"/>
<wire from="(160,340)" to="(180,340)"/>
<wire from="(160,450)" to="(160,490)"/>
<wire from="(160,450)" to="(170,450)"/>
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<wire from="(160,610)" to="(170,610)"/>
<wire from="(160,690)" to="(180,690)"/>
<wire from="(210,420)" to="(230,420)"/>
<wire from="(210,460)" to="(220,460)"/>
<wire from="(210,500)" to="(230,500)"/>
<wire from="(210,540)" to="(240,540)"/>
<wire from="(210,580)" to="(250,580)"/>
<wire from="(210,620)" to="(220,620)"/>
<wire from="(210,660)" to="(230,660)"/>
<wire from="(210,700)" to="(240,700)"/>
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<wire from="(220,470)" to="(250,470)"/>
<wire from="(220,590)" to="(220,620)"/>
<wire from="(220,590)" to="(250,590)"/>
<wire from="(230,420)" to="(230,460)"/>
<wire from="(230,460)" to="(250,460)"/>
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<wire from="(230,490)" to="(250,490)"/>
<wire from="(230,610)" to="(230,660)"/>
<wire from="(230,610)" to="(250,610)"/>
<wire from="(240,500)" to="(240,540)"/>
<wire from="(240,500)" to="(250,500)"/>
<wire from="(240,620)" to="(240,700)"/>
<wire from="(240,620)" to="(250,620)"/>
<wire from="(270,310)" to="(310,310)"/>
<wire from="(270,360)" to="(290,360)"/>
<wire from="(290,350)" to="(290,360)"/>
<wire from="(290,350)" to="(310,350)"/>
<wire from="(300,480)" to="(390,480)"/>
<wire from="(300,600)" to="(390,600)"/>
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<wire from="(360,400)" to="(390,400)"/>
<wire from="(360,520)" to="(360,640)"/>
<wire from="(360,520)" to="(390,520)"/>
<wire from="(360,640)" to="(390,640)"/>
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<wire from="(370,380)" to="(390,380)"/>
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<wire from="(470,250)" to="(570,250)"/>
<wire from="(490,240)" to="(490,480)"/>
<wire from="(490,240)" to="(570,240)"/>
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<wire from="(510,230)" to="(570,230)"/>
<wire from="(600,240)" to="(640,240)"/>
<wire from="(640,190)" to="(640,240)"/>
<wire from="(640,190)" to="(740,190)"/>
</circuit>
</project>
VENDING CIRCUIT
<?xml version="1.0" encoding="UTF-8" standalone="no"?>
<project source="3.3.1" version="1.0">
This file is intended to be loaded by Logisim-evolution (https://github.com/reds-heig/logisim-evolution).
<lib desc="#Wiring" name="0">
<tool name="Splitter">
<a name="appear" val="center"/>
<a name="facing" val="west"/>
<a name="fanout" val="3"/>
<a name="incoming" val="3"/>
</tool>
<tool name="Pin">
<a name="appearance" val="NewPins"/>
</tool>
<tool name="Probe">
<a name="appearance" val="NewPins"/>
</tool>
<tool name="Tunnel">
<a name="width" val="4"/>
</tool>
<tool name="Clock">
<a name="facing" val="north"/>
</tool>
<tool name="Constant">
<a name="value" val="0x3"/>
<a name="width" val="3"/>
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</lib>
<lib desc="#Gates" name="1">
<tool name="PLA">
<a name="table" val=""/>
</tool>
</lib>
<lib desc="#Plexers" name="2">
<tool name="Multiplexer">
<a name="enable" val="false"/>
</tool>
<tool name="Demultiplexer">
<a name="enable" val="false"/>
</tool>
</lib>
<lib desc="#Arithmetic" name="3"/>
<lib desc="#Memory" name="4">
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<a name="appearance" val="logisim_evolution"/>
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<tool name="T Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
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<tool name="J-K Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
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<tool name="S-R Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
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<tool name="Register">
<a name="appearance" val="logisim_evolution"/>
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<tool name="Counter">
<a name="appearance" val="logisim_evolution"/>
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<tool name="Shift Register">
<a name="appearance" val="logisim_evolution"/>
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<tool name="Random">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="RAM">
<a name="appearance" val="logisim_evolution"/>
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<tool name="ROM">
<a name="appearance" val="logisim_evolution"/>
<a name="contents">addr/data: 8 8
0
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</tool>
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<lib desc="#I/O" name="5"/>
<lib desc="#TTL" name="6"/>
<lib desc="#TCL" name="7">
<tool name="TclGeneric">
<a name="content">library ieee;
use ieee.std_logic_1164.all;
entity TCL_Generic is
port(
--Insert input ports below
horloge_i : in std_logic; -- input bit example
val_i : in std_logic_vector(3 downto 0); -- input vector example
--Insert output ports below
max_o : out std_logic; -- output bit example
cpt_o : out std_logic_Vector(3 downto 0) -- output vector example
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end TCL_Generic;
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<lib desc="#Base" name="8">
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<lib desc="#Soc" name="11">
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<tool name="Nios2">
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<tool name="SocBus">
<a name="SocBusIdentifier" val="0x0000017585BF215876192c6b"/>
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<tool name="Socmem">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocPio">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocVga">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocJtagUart">
<a name="SocBusSelection" val=""/>
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<main name="implementation"/>
<options>
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<toolbar>
<tool lib="8" name="Poke Tool"/>
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<tool lib="8" name="Text Tool">
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